Alternance-5A-Design Rtl Autour d'Une IP Risc-V pour Asic - Fpga - Soc H/F ELSYS Design

Détail du poste

Le design demeure une partie indispensable dans la conception d'un ASIC ou un FPGA.
Que ce soit du pur design RTL, de l'intégration d'IPs basiques ou complexes ou bien du sanity check sur le code déjà élaboré, vous trouverez la partie qui vous intéresse le plus et dans laquelle vous souhaitez évoluer tout au long de votre carrière.
Au sein du département micro-électronique avec des ingénieurs expérimentés en design et en vérification, vous approfondirez vos connaissances et vos compétences tout au long de l'alternance.
L'objectif sera de maitriser les différentes étapes du flow de conception pour la partie Design.

Tu rentres en dernière année d'école d'ingénieurs en électronique avec une spécialisation en microélectronique.

Tu as déjà des connaissances acquises en cours ou en TP sur les langages VHDL / Verilog / SystemVerilog, C/C++.

Voici les tâches qui te seront confiées :
- Etudier et comprendre les spécifications de lIP RISC V à designer.
- Proposer une architecture qui répond complètement au cahier des charges.
- Coder l'IP en RTL (VHDL ou Verilog) en respectant les « Coding Rules » internes au groupe.
- Intégration dautres'IPs nécessaires
- Proposer un testbench pour une simulation fonctionnelle de l'IP.
- Implémentation et tests sur carte FPGA.

Dynamique, passionné(e) et motivé(e), tu es en quête de défis techniques.

L'alternance se déroulera dans nos locaux de Sophia Antipolis pour une durée minimale de 12 mois.