Stage Vérification Fpga H/F ELSYS Design

Détail du poste

La vérification d'ASIC ou de SoC se montre toujours plus complexe. Pour faire
face au défi que cela constitue, l'industrie se tourne de plus en plus vers
l'adoption d'une méthodologie universelle. La méthodologie UVM se base sur
les notions de «Programmation Orientée Objet », « Self-Checking Verification
Environment », « Constraint Random Tests» et « Coverage/Metric Driven
Verification ».

Sous la supervision d'un ingénieur vérification de 8 ans d'expérience, vous
réaliserez la vérification d'une IP dédiée à l'analyse d'image par réseau de neurones à partir de sa spécification
technique. Les principales missions de ce stage sont les suivantes :
- Comprendre les principes de base de la vérification UVM.
- Mise en place des différentes étapes du flow de vérification :
o Définition du plan de vérification ;
o Mise en place de l'environnement de test ;
o Mise en place de tests randomisés ;
o Mise en place des modèles de couverture du DUT.
- Collaborer avec l'architecte et le designer pour l'amélioration de l'IP.

La vérification a l'avantage de rassembler les domaines du développement software et hardware. En plus
d'acquérir des compétences dans une méthodologie de plus en plus utilisée, ce stage vous permettra
d'acquérir une vision globale du développement d'un système hardware et de la coordination entre ses divers
intervenants.

Vous êtes en 3ème année de cycle ingénieur en option Micro-Électronique, et vous avez déjà des
connaissances théoriques et pratiques des langages de description hardware comme VHDL ou Verilog, ainsi
que des langages orientés objets comme SystemVerilog ou C/C++. Vous connaissez les bases en simulations
/ testbench au niveau IP et/ou Top Level.
Dynamique, passionné(e) et motivé(e), vous êtes en quête de défis techniques.
Le stage se déroulera dans nos locaux de Aix-en-Provence pour une durée minimale de 6 mois